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全國統(tǒng)一學(xué)習(xí)專線 8:30-21:00

武漢Cadence PCB設(shè)計初級培訓(xùn)班-武漢眾嵌

授課機(jī)構(gòu):武漢眾嵌嵌入式培訓(xùn)中心

地址:武昌洪山區(qū)珞瑜路312號722研究所(雙恒創(chuàng)業(yè)園)西樓3層 卓刀泉站 乘車路線:538 581 596 601 715 583 724 804 907 318 66

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Cadence PCB設(shè)計初級培訓(xùn)班

 

 

【課程背景】
    Cadence公司是全球*的EDA軟件廠商,它推出的Cadence軟件系統(tǒng)提供了從芯片設(shè)計到封裝設(shè)計再到板級設(shè)計的一體化設(shè)計平臺。該軟件系統(tǒng)主要分為PCB專家系統(tǒng)、PCB設(shè)計工具、FPGA設(shè)計系統(tǒng)、自動布線專家系統(tǒng)、Allegro瀏覽器、高速電路板系統(tǒng)設(shè)計和分析、布線前后的信號完整性分析、電磁兼容設(shè)計工具、高密度IC封裝設(shè)計和分析以及模擬混合信號仿真系統(tǒng)等。其中Allegro SPB 15.2工具包包括了原理圖輸入(DECIS/DEHDL)、PCB設(shè)計(Allegro)、仿真分析(SPECCTRAQuest/Power Integrity)等一整套工具。
【師資團(tuán)隊(duì)】
武漢眾嵌金牌團(tuán)隊(duì):胡歡   彭剛   王貞炎   孔令斌   姚 剛  楊敬 
【學(xué)習(xí)目標(biāo)】
    Cadence培訓(xùn)初級班主要為您介紹從原理圖輸入到印刷電路板光繪制造文件輸出的全線PCB設(shè)計流程,通過講課及上機(jī)練習(xí)相結(jié)合的方式完成Cadence的原理圖工具Concept- HDL、PCB工具Allegro以及相應(yīng)的建庫工具的使用方法的系統(tǒng)培訓(xùn)。通過培訓(xùn)學(xué)員可掌握先進(jìn)的Cadence PCB設(shè)計流程,完成PCB設(shè)計。
【基本要求】
學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識:
  ◆有微機(jī)原理和匯編語言的基礎(chǔ); 
  ◆熟悉C語言編程; 
  ◆了解數(shù)字信號處理原理。
【質(zhì)量保證】
1、培訓(xùn)過程中,如有部分內(nèi)容理解不透或消化不好,可免費(fèi)在以后培訓(xùn)班中重聽;
2、培訓(xùn)結(jié)束后免費(fèi)提供一個月的技術(shù)支持,充分保證培訓(xùn)后出效果;
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會。
【課程教材】
 ◆ 《武漢眾嵌Cadence PCB設(shè)計初級班培訓(xùn)講義》
【學(xué)費(fèi)】
公司2400RMB   個人2400RMB 學(xué)生2400RMB
【開課情況】
    上課時間:周一至周五,上午9:00-12:00(授課),下午14:00-18:00(實(shí)驗(yàn)),晚上18:30-21:00(自習(xí)/輔導(dǎo)),需要補(bǔ)課學(xué)員統(tǒng)一安排周六補(bǔ)課。
【課時安排】
時間 課程大綱

*天

9:00
|
12:00

1 Concept HDL基本設(shè)計流程
    Concept HDL Basic Board Design Flow
2 設(shè)計輸入 Design Entry
    2.1 Project Setup
    2.2 Editing a Schematic - Part Libraries, Adding Parts, Adding Wires,Naming Wires
    2.3 Concept Error Checking
    2.4 Design Libraries
    2.5 Working with Groups
    2.6 Copying, Adding, Inserting, and Moving PagesDeleting Pages
    2.7 The CheckPlus Tool
    2.8 Cross Referencing Signals
    2.9 Plotting the Schematic
    2.10 Part Tables
    2.11 Packaging
    2.12 Bill of Materials

13:00
|
16:00

3 從原理圖到PCB:PackageXL 工具使用
    3.1 Introduction to Board Layout
    3.2 Mainstream Board Design
    3.3 Design Synchronization
    3.4 Netlist Files
    3.5 Export Physical
4 層次化設(shè)計 Hierarchical Design
    4.1 Components of a Hierarchical Block
    4.2 Creating Hierarchical Block Symbols
    4.3 Top-Down Design

 

第二天

9:00
|
12:00

5 PCB設(shè)計準(zhǔn)備:Allegro環(huán)境、規(guī)則設(shè)置、PCB布局布線
    5.1 Allegro User Interface
    5.2 Managing the Allegro Work Environment
    5.3 Padstack Designer
    5.4 Component Symbols
    5.5 Board Design Files
    5.6 Importing Logic Information into Allegro
    5.7 Setting Design Constraints
    5.8 Component Placement
    5.9 Routing and Glossing

13:00
|
16:00

6 建立元件庫 PCB Librarian Expert
    6.1 Design Processes and Library Models
    6.2 Setting Up a Build Area
    6.3 The Symbol View
    6.4 The Chips View
    6.5 The Part Table View
    6.6 The Simulation View
    6.7 Testing the Part
    6.8 Creating a Split Part
    6.9 Importing Text Files

 

第三天

9:00
|
12:00

7 PCB數(shù)據(jù)后處理:覆銅、生產(chǎn)加工數(shù)據(jù)輸出
    7.1 Copper Areas and Positive or Negative Planes
    7.2 Preparing for Post Processing
    7.3 Renaming Reference Designators
    7.4 Backannotation

13:00
|
16:00

    7.5 Creating Silkscreens
    7.6 Creating Checkplots
    7.7 Generating Artwork
    7.8 The Aperture File
    7.9 Film Control
    7.10 Generating Gerber Files
    7.11 Creating Fabrication Drawings
    7.12 Generating an NC Drill File
    7.13 Creating the Parameters File
    7.14 Creating Assembly Drawings

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